Cadence日前推出了
系统级
功率分析与探索的突破性技术，在产品
设计周期的初期尽早进行更快的功耗探索与估算。
Incisive Palladium Dynamic Power Analysis能让SoC设计师、架构师与验证工程师在设计阶段迅速估算他们的系统功耗，分析运行多种真实软件堆栈与其它现实激励的影响。该新技术方案还包含了Cadence InCyte Chip Estimator，可通过不同低功耗技术的探索提供假设式功率分析，并自动生成Si2通用功率格式（CPF），它有助于推动架构性功耗规格与意图贯穿于实现与验证过程。
Palladium Dynamic Power Analysis对有系统级关联的电子设备的功耗预算提出了一种创新的方法学变化。Palladium Dynamic Power Analysis围绕生产力的提升，有助于迅速识别在不同运作环境中运行真实软件的SoC设计的平均功耗与峰值功耗。利用Palladium III内置的存储器与RTL 编译器功率估算引擎，Cadence提供了第一款高性能、周期精确型的综合解决方案，提供了硬件和软件设计的全系统功率分析。
C
adence还同时推出了Encounter Power System，这是新一代的功率完整性与分析解决方案，用于数字实现与签收。Encounter Power System以Si2通用功率格式（CPF）为基础，通过提供统一的界面和数据库，用于时序、信号完整性、功率分析和诊断，在这些领域实现设计即正确的优化与签收。该系统经过富士通微电子、Cortina Systems、SiCortex和Tilera等在多个设计与工艺节点上进行测试，提高了生产力、精确性和性能。