集成电路设计与技术国际会议（ICICDT）的核心议题包括：晶体管波动的影响，可供选择的器件结构以及设计和制造方面的优化方法。
波动被认为是新技术中最为棘手的问题之一。应力工程技术和先进的绝缘材料可以在工作电压降低的情况下提高晶体管驱动电流，同时维持阈值电压（Vt）相对恒定，降低工作电压将导致更大的伴随外部电源变化的延时变化，因此降低阈值电压容差。进一步讲，晶体管尺寸减小也会加剧掺杂浓度的随机波动所带来的阈值电压的变化，因此对于器件物理尺寸的要求变得更加严格。
复杂的设计技术可以在一定程度上降低晶体管级别的波动。例如：波动所带来的影响可以大到使五级的路径延时超过六级的路径延时，因此需要格外仔细地辨别设计中存在的最差偏移。来自IBM的研究人员描述了一种片上测量路径延时（图1）和时钟偏移的技术。英特尔的研究人员描述了一种误差恢复技术，可以提高芯片在面对时序相关误差时的功能鲁棒性。纽卡斯特尔大学、乔治亚理工学院（亚特以及STMicroelectronics5-7公司分别发表了论文，探讨基于数学的方法辅助理解和协调波动（图2）。
通过比较不同的方法，文章作者公认采用蒙
特卡罗分析变化源在计算上比较费力，因此提供了一种类似实验设计（DOE）的参数敏感性测量方法。5该方法无须假设函数形式6，便可以评估概率密度，因此可以有效地评估漏电流的概率密度。
面对巨大的波动，芯片设计人员努力提高芯片的鲁棒性，同时生产制造方面的专家也没有闲着。通过使用高k绝缘材料和金属栅材料可以减薄有效栅氧化层厚度（EOT），从而降低掺杂浓度随机波动效应，同时还可以改善驱动电流，促使等比例缩小以及缓解栅极漏电。
避免使用掺杂物可以进一步改善波动。全耗尽SOI晶体管（FDSOI）的阈值电压是由栅功函数以及衬底厚度决定，而非掺杂浓度，因此，不存在掺杂浓度随机分布的影响。目前已经存在一些22 nm以及更先进技术节点上的器件结构备选方案。实际上，所有这些备选方案都采用了多栅的结构。这不仅可以改善短沟效应，通过操作背栅还产生了其它有趣的新效应。
Leti8公司的研究人员所通过优化3维器件结构中晶体管的位置，可以利用衬偏效应增强存储单元状态的保持，形成紧凑的晶体管SRAM单元（图3）。Nara Institute of Science and Technology（NAIST）在finFET存储单元中，利用背栅效应改善SRAM中的闩锁效应，同时降低漏电流（图4）。9未来的晶体管似乎都采用了SOI衬底；唯一的问题在于：什么时间点，以何种形式，其才能够成为主流技术。
Qualcomm和NXP Semiconductors公司专门开发系统级技术评估方法。
传统的工艺定义过程是以基于硬件的具体SPICE模型为开端，接下来是生成库以及芯片综合，整个过程过于费时和繁琐，因此不利于针对特殊的应用进行优化。这一系列操作进行周期中，采纳新方针的时机已经错过，因此针对新挑战或者机遇的反应时间也不复存在了。而新的“朝前看”的方法当然可以一直在技术的最前沿，并且已经建立了一套可重复的，文档化的技术评估流程（图5）。
ICICDT为芯片制造领域的工艺人员和芯片设计人员提供了一个非比寻常的机会，使大家可以相互交流，表达各自的观点。这篇简要的总结无法涵盖会议上所有的主题。大会上针对RF器件、高k值绝缘材料、新型存储器结构以及软错误可靠性进行了深入地讨论。本次会议是在法国的Grenoble召开的，下届会议将于2009年在德州的奥斯汀召开。
参考文献
Terence Hook is a senior technical staff member in IBM's Microelectronics division. He has been at IBM since 1980, when he received his Sc.B. from Brown University (Providence, RI). During his employment at IBM, he earned his Ph.D. from Yale University (New Haven, Conn.). He has worked on transistor design and process integration for bipolar, BiCMOS and CMOS technologies, and served as publicity chair of the 2002 P2ID conference.
E-mail: tbhook@us.ibm.com