尽管有迹象表明传统的测量设备已经达到了能力的极限，但是全新设计并具有更为复杂的计算模型的新一代测量技术将继续为包括工艺监控、技术检测、物理测量和电学测试在内的各种测试项目提供高精度、高重复性的技术支持。
半导体技术不断向着更为细小的技术节点迈进，一些传统的测量技术已经捉襟见肘了，一旦证明这些技术不再满足技术的需求，那么它们所在的相关测试、测量领域将产生空白。因此，至少对于下两个技术节点而言，测量技术必须更为迅速的发展以满足芯片生产商的要求。
光学测量技术不断发展
如果还有人对散射光栅测量技术抱有信心的话，那他会是KLA-Tencor (San Jose)薄膜和散射测量技术市场部主管Wayne McMillan。“OCD技术将被用于研发45和32nm技术及监控65和45nm关键工艺层表现；为了得到优异的栅电极线宽控制，逻辑电路生产商已在好几代节点使用了OCD技术。（图1）
McMillan指出，CD-SEM不能有效地测量具有多边墙结构的多晶栅的线宽，也不能测量浅沟道隔离（STI）的深度。随着技术跨入45nm节点，逻辑器件制造商致力于采用应力技术来进一步提高器件的
性能，这项技术是依靠刻蚀技术移除栅电极四周的硅材料，而后淀积锗硅（SiGe）从而通过应力提高器件的性能。“对于这项技术而言，关键是能够测量刻蚀深度和在栅电极底部的低切，” McMillan说：“这已经超出了线宽的范畴，我们称之为形貌测量。”逻辑电路生产商必须了解栅电极底部的刻蚀状况以控制注入工艺。另外，边墙在栅电极顶部的形貌也非常重要，这将对后续的金属硅化物在栅电极顶部的生长状况产生影响，从而改变栅电极的电阻值。
一旦栅电极得到了监控那么器件的稳定性也就获得了保障，因此器件生产商需要测试栅电极的整体形貌，此外逻辑电路对这一测量技术的要求更加精确。在内存产品中，这一技术的需求尤为突出，其原因是生产商期待它的表现能够等同于断面TEM但不损伤硅片，进而可以获得更高的芯片产量。“在测试包括浮栅等结构的闪存产品时，测量对象不仅包括线宽还有一系列不同厚度的氧化层，” McMillan说：“DRAM生产商还会对凹槽栅结构进行测量，这一结构并不在硅片表面，而是通过刻蚀技术深入其中。由于凹槽栅结构决定栅电极的长度和性能，因此他们必须知道线宽尺寸和电极下方的刻蚀深度。”对于45nm DRAM，一些技术方案是采用finFET等3-D晶体管结构。对此CD-SEM测量显得困难重重，而光学技术却游刃有余。
CD-SEM的角色正在发生变化。随着先进成像技术的引入，检测技术必须能够控制热点等缺陷。先进的光学临近修正（OPC）被使用，CD-SEM可以对器件的特定位置进行量测，以确保电路图像的正确转移。这项技术更像一种对模型仿真出的易于出错结构的定向测试技术。
毫无疑问，32nm将是一道难关。问题之一源自所采用的成像技术；对于闪存而言，双重成像技术将成为可能的解决方案。这项技术依靠设计以及DFM将密集图形进行分割，它采用标准的光刻工艺，并在许多区域进行两次薄膜淀积和刻蚀操作以满足成像的要求。因此，薄膜淀积的厚度、刻蚀边墙的形貌以及最终图形的线宽都必须得到监控。在边墙淀积和刻蚀后，技术人员需要测量边墙的宽度和相应的形貌以确保最终图形能够满足技术要求。
逻辑电路将采用高介电常数绝缘材料/金属栅电极结构和应变硅工艺。这对于薄膜淀积技术而言困难重重，所幸已有工具可以解决问题。对于光学线宽测量技术（OCD），主要挑战是器件的薄膜结构变得更为复杂（低k材料引入）、测量精度和设备匹配性的要求都更为严格。其他挑战源于双重成像技术（DP），这项技术对图形套准和线宽的要求也更高。用于测量线宽和套准的新一代高精度设备正在紧锣密鼓的研发中。然而，套准测量的精度要求有些令人沮丧：到了32nm技术节点时，偏差冗余量被压缩至原来的一半。由于DP技术的两次光刻会相互影响，最终导致线宽漂移和套准偏差两者的结果相同。
DRAM的finFET器件使用的测量模型仍然处于研发阶段，而逻辑电路finFET器件的模型研发更为困难。“经过研究发现150 SE模型能够获得薄膜的灵敏度，而且需要测量材料的成份，”McMillan说，“此外，对于形貌的监控也是必不可少的，这是因为fin相互作用范围以及栅电极的形貌至关重要，而仅仅线宽并不足以表征这些特性。为了确保器件的性能，你必须了解fin究竟有多高、多宽，覆盖在上方的薄膜表现以及fin的形貌等特性。”
由于非图形化的划片槽与芯片内部实际状况存在差异，目前的趋势是尽可能的测量与器件相似的结构以缩小测量结果和实际器件之间的偏差。一些芯片制造商希望能够测量图形化的划片槽区域，这就要求散射光栅测量技术能够对图形上的薄膜以及叠加设计的图形进行测量。内存生产商希望对芯片内的实际器件进行