数家研究小组和公司已经展示了通过芯片叠层和穿透硅通孔（TSV）互连来实现复杂3D芯片的可行性。
在本文中，我们将介绍两种TSV工艺技术。第一种是将通孔制作在已完成的器件晶圆上。在完成标准的CMOS工艺之后再制作这些通孔，可以得到3D晶圆级封装芯片（3D WLP）。第二种通孔的制作在代工厂中前道工艺（FEOL）之后，后道工艺（BEOL）之前，这样可以获得密度更高的互连。得到的芯片是3D叠层IC（3D SIC）。本文将介绍并比较这两种不同的TSV类型，并列出各自的优点和仍需克服的挑战。
在TSV工艺的技术挑战之后，如何将采用TSV的3D芯片转变为成熟的工业技术也同样重要。最基本的就是，需要最大程度降低技术的复杂程度，获得高工艺成品率并使工艺具有经济价值。与此相关的是，必须优化叠层技术，例如通过在工艺流程的不同阶段的测试，屏蔽掉非已知良好芯片（KGD）。此外，芯片需要进行特殊的设计来完全发挥出3D叠层技术的优势。
在多级互连线上采用TSV
当今的IC由大量的有源和无源器件构成。它们都呈2D分布，通过多级连线系统实现互连。在芯片级别，分为局域、中间和全局连线级别。在代
工厂的后道工艺中实现这些互连，也就是硅芯片顶部的多层连线系统。在封装的系统级别，我们则采用多级封装互连层，也就是芯片的焊盘、芯片封装或系统级印制电路板。
3D系统集成研究的正是在2D平面以外，提供了采用不同互连线来连接系统、模块、单元和器件的可能性。
一种3D集成技术早已面世：在封装中通过连向四周的引线键合互连的叠层芯片。通过该技术可以实现异质集成系统，并降低尺寸。但这一技术只能连接不同芯片上排布在四周的IO键合焊盘，也就限制了互连的密度。由于长引线带来的高电感，因此这种互连还会限制信号的速度。
TSV可以很好地解决基于引线互连的局限。与引线不同，TSV并不受到四周键合焊盘的限制。它们可以制作得更小，可以获得更高的互连密度。由于TSV将芯片直接连接，并不通过封装，因此连线也变得更短。
可以在不同的连线级别制作TSV，从封装级别，到全局互连级别，到局域互连级别。随着3D向较低的互连级别发展，3D互连的密度会出现指数增长。
TSV和后道连线
对于当前的VLSI技术来说，电路密度的制约因素通常是后道多层结构所能达到的布线能力。更小的器件和更密集的电路导致片上互连级别的稳步增长。如果大尺寸和高密度的TSV连接必须要通过已经非常拥挤的BEOL层，那么可能的布线通道数量将会增加。这将导致无法实现3D集成的目的。
此外，BEOL层是由复杂的叠层结构组成，包括像氧化物、氮化物、碳化物和低k介电材料之类的绝缘材料。还有一些多余金属层，通常是铜，用来辅助互连层大马士革工艺中的化学机械抛光。通孔腐蚀需要穿透BEOL层，这将带来极大的挑战，并且会对BEOL的完整性带来很大的风险。
因此，TSV技术如果不与BEOL发生作用将是比较好的选择。这将带来两种可能：在后工艺模块制作TSV连接，从一个完成工艺和减薄的晶圆背面开始，或首先制造TSV连接，将其埋置到BEOL层下。后制作通孔的技术被用于3D WLP；在BEOL之前的通孔方案被用于3D SIC。
用于3D WLP的TSV——在压焊盘级别进行连接
3D-WLP在晶圆制作（“钝化工艺后”）之后的压焊盘级别进行3D互连。因此要求最低的密度等于典型的芯片I/O压焊盘密度。然而互连在芯片上的位置并不限于芯片四周，因此可能获得更密集的3D互连和更灵巧的设计。由于3D-WLP通常用于厚度为100 μm或更低的芯片，这类TSV要比键合引线短很多，其电性能也更好。
如今，公司和研究机构在对3D-WLP TSV的多种实现方案进行研究。主要的挑战是实现低成本的TSV而不降低IC的质量和可靠性。这也是IMEC进行3D-WLP技术开发的焦点。正在开发的技术从晶圆的背面入手，一直连接到芯片的第一个金属层，避免了穿透片上BEOL互连层。另一个特征是在TSV金属层和硅之间采用高分子绝缘层。这与大部分经典方法中用50到150nm厚的CVD氮氧化物作绝缘层有所不同。采用薄氧化层的TSV通常电容值较高，但采用厚高分子层可以极大地降低电容，从而提高电性能。采用厚高分子层还有其他的优势，例如可以吸收一部分通孔中铜与周围硅之间CTE不匹配产生的应力。最后，工艺经过优化后，可以在晶圆表面完成光刻工艺，而不需要在通孔内部完成。
典型的流程是首先将晶圆安装到载体上，之后将载体上的晶圆减薄到约50 μm。接着，通过DRIE从晶圆的背面刻蚀出5μm宽的环型圈——也被称为“多纳圈”——一直抵达晶圆前面的PMD层。之后将这个环型圈填满高分子。再进行一次光刻，暴露出TSV的中心区域，进行选择性湿法或干法刻蚀，把通孔中残留的硅去除。在通孔的底部是