得益于双重大马士革结构的尺寸不断缩小、低介电常数绝缘材料的引入和铜互连可靠性的提升，逻辑产品的互连技术不断向前发展。随着内存产品由铝工艺转向铜工艺'>铜工艺">铜工艺，包括间隙填充在内的多项工艺也面临着更多的挑战。
对于先进的逻辑器件而言，铜工艺已经替代铝工艺成为金属化后道互连技术（BEOL）的标准。但是，将铜工艺引入内存产品却不是从逻辑工艺中进行技术转移那么简单。因此，在体现铜互连技术优势前，必须克服这一进程中遇到的问题和挑战。
相对于铝工艺而言，铜工艺的优点是众所周知的。铜具有更低的电阻率，这意味着在保持相同电阻的前提下，材料厚度能够降低1/3。较低的金属厚度能够降低线间电容和改善RC延时表现，进而提高晶体管开关速度和器件封装密度。对于逻辑和内存产品而言，改善RC延时效应是十分重要的，因为这能提高器件的工作速度并降低功耗和产品的工作温度。
整合铜工艺的困难和挑战
对于逻辑产品，完成钨接触孔工艺后，金属铜贯穿了整个后道互连工艺；而
对于DRAM和闪存产品，
铜工艺的切入点各不相同。在DRAM中，引入
铜工艺往往是在竖式电容形成后，且由于热预算的限制，在竖式电容之前的字线仍然会使用金属钨（图1）。即便在随后的后道互连工艺中，也并非所有金属层都改用铜；为了便于封装引线，最后一层金属仍然会使用金属铝。在闪存中，
铜工艺将从字线开始。图1是采用
铜工艺的典型闪存和DRAM结构的对比图。
金属铜和铝（或钨）相互整合的工艺方案存在相当大的困难。工艺上需要确保Cu-Al或Cu-W的金属扩散阻挡层能够有效地阻止金属铝向金属铜的扩散（主要机理），或防止六氟化钨（WF6）向下渗入、进而腐蚀金属铜等问题的发生。氟主要来自于淀积工艺。由于DRAM和闪存的价格敏感度较高，所以当采用逻辑电路制造工艺中的扩散阻挡层材料时需要在可靠性、工厂产能以及成本这三者之间仔细权衡。
相对于Cu-Al方案而言，由于Cu-W工艺在逻辑电路制造中已经积累了丰富的经验，且工艺整合的复杂性相对较低，所以看上去后者更易于被主流的DRAM和闪存制造商采纳。这种扩散阻挡层解决方案目前正在被评估中。
对于DRAM而言，字线被称为第0层金属（M0），它主要是金属钨。随后的金属层1（M1）和/或金属层2（M2），其线宽和高宽比（AR）的要求相对疏松（具体见下表），铝工艺将逐步被铜工艺所取代。此外，由于产品的电流密度和工作温度都获得了较大程度的改善，DRAM的电迁移（EM）效应将不再成为其发展道路上的绊脚石。因此，DRAM的可靠性指标可能达到并一举超过闪存产品。
在5X/4X nm技术节点以下，闪存产品的字节线M0（和/或M1）将采用铜工艺。对于淀积金属铜扩散阻挡层/籽晶层和化学电镀（ECP）而言，闪存金属沟槽的线宽尺寸过于细小，因此工艺方面的最大挑战是如何确保铜能够填满细小的沟槽。到了3X nm预期是35nm技术节点时，图形的高宽比达到了4：1，需要研发新一代的物理气相淀积（PVD）设备来满足工艺需求。此外，由于闪存的工作电压较高，对绝缘材料击穿电压(Vbd)和经时击穿(TDDB)提出了更高的要求。有鉴于此，为了进一步提升器件的电学性能和生产效率，就需要在优化金属扩散阻挡层工艺方面有所建树。
优化金属扩散阻挡层
随着线宽不断缩小，闪存的工作电压与逻辑器件相差无几，为了达到Vbd和10年TDDB的规范要求，需要进一步优化金属铜扩散阻挡层工艺。
为了确定TDDB表现，需要在不同电场强度条件下测试器件的击穿时间（Tbd）和电压。将测试数据外推、拟合，待测器件（DUT）满足0.5 MV/cm 10年的规格要求。
另一项对于金属扩散阻挡层的要求是，需要它能够均匀的覆盖细小的图形结构，从而可以实施后续的电镀工艺并防止铜在绝缘材料中发生迁移效应。创新的PVD技术能确保在金属槽/通孔中淀积的TaN金属扩散阻挡层厚度差异≤50 nm（图2）。增强的阻挡层特性使金属铜的填充难度降低了，并提高了器件表现。
金属扩散阻挡层的进一步优化的工作重点是解决由绝缘材料体效应或绝缘材料交界面击穿所引发的失效问题。金属扩散阻挡层与绝缘材料之间的黏附性问题会导致在化学机械抛光（CMP）操作中，金属扩散阻挡层从图形侧壁脱落并再次沉淀在金属导线间，造成金属线桥联导通，进而产生漏电。此外，由于与下层的绝缘层间的弱黏附性，阻挡层高的膜应力还会引发Vbd问题。优化金属扩散阻挡层与绝缘材料间的黏附性可