Chipworks Inc.（加拿大，渥太华）的工程师揭示了65 nm和45 nm工艺技术中的许多物理细节，发现了在复杂高k/金属栅器件中施加应力的不同途径。Chipworks的资深技术顾问Dick James提供了在剑桥举行的先进半导体制造会议（ASMC）上所发布的最新分析结果。其中最引人注目的是对两个45 nm芯片的分析结果：intel的Xeon和Matsushita Electric Industrial Co. Ltd.（日本，大阪）的UniPhier。
为了降低工艺复杂性，Intel（加州Santa Clara）在公共沟槽中制造NMOS和PMOS。PMOS采用浓度梯度为25~30%的嵌入式SiGe（eSiGe）。相邻栅极线宽为160 nm，栅长约为42 nm，接触部分采用NiSiGe硅化物，通过侧墙与沟道隔离。厚度为1.5~2.0 nm的HfO/ZrO介质层下为1.1 nm厚的SiO2界面层。金属栅采用TiN/TiAl/Ta/TiN叠层结构（图）。NMOS的金属栅采用TiAl材料，长度为42 nm。根据James的解释，硅化物为未掺杂铂的NiSi，很可能是用来在沟道中引入
应力。工艺流程包括淀积高k介质、TiN（用于调整功函数）和多晶硅。同时形成的还有伪晶体管，包括源/漏、硅化物以及接触孔刻蚀阻挡层（CESL）。接下来去除多晶硅栅（高k保留）后，淀积金属钽和较厚的TiN，将NMOS区域的钽刻蚀干净后，填充TiAl。通过热处理在NMOS栅极形成TiAlN，来控制PMOS和NMOS的功函数。
Matsushita系统级芯片（SoC）UniPhier采用45 nm工艺，栅长约为30 nm，相邻栅极线宽为190 nm，栅介质厚度约为1.7 nm，采用NiSi硅化物，通过较薄（10~15 nm）氮化硅CESL层提高晶体管的应力。James表示：“我们非常确信，芯片制造商仅通过很薄的氮化硅层就提供应力”。该芯片是在65 nm器件的基础上，通过直接等比例缩小完成的。
纵观这两个65 nm和45 nm芯片，我们可以发现某些共性，包括先进的应力技术和铂掺杂的NiSi。嵌入式SiGe越来越普遍地应用于PMOS器件，与之类似的还有施加压应力和拉应力的氮化硅帽层。台积电（TSMC）采用<100>晶向的衬底来增强PMOS的迁移率，目前至少有一家公司已经开始通过离子注入实施应力记忆技术。James表示：SRAM单元尺寸的大小已经取代栅长或者M1半线宽，成为等比例缩小程度更有效的标示。这也是为什么国际半导体技术蓝图（ITRS）正逐渐摒弃“技术节点”这个概念的原因。