随着器件的特征尺寸越来越小，集成度越来越高，超大规模集成电路（ULSI）中设计的金属导线变细使得金属电阻增大，产生的热量增多，从而产生了严重的电迁移现象，同时由于线间电容和金属电阻增大引起的延迟（RC Delay）也不断恶化，这些都大大影响了器件的性能。传统的铝互连工艺因不能满足器件要求也逐渐被铜互连工艺取代。
与传统的铝互连相比，铜互连有许多优点。第一，铜的电阻率比铝小 (Cu: 1.7uΩ/cm, Al: 3uΩ/cm)。第二，铜互连线的寄生电容比铝互连线小。由于铜的电阻率比铝低，导电性好，在承受相同电流时，铜互连线横截面积比铝互连线小，因而相邻导线间的寄生电容小，信号串扰也小。铜互连线的时间参数RC比铝互连小，信号在铜互连线上传输的速度也比铝互连快，这对高速IC是很有利的。第三，铜互连线的电阻小，使得铜互连线上功耗比铝互连小。第四，铜的抗电迁移率比铝好（Cu<107A/cm2，Al<106A/cm2),不会因为电迁移产生连线空洞，从而提高了器件可靠性。因此，采用铜互连的器件能满足高频、高集成度、大功率、大容量、使用寿命长的要求。但是，由于铜在刻蚀过
程中刻蚀氯化物不易挥发，所以无法用等离子体刻蚀来制备图形，而IBM发明的双大马士革（Dual Damascene）工艺则巧妙解决了这一问题。在双大马士革工艺中，首先对氧化物介质层进行刻蚀，产生用于镶嵌工艺的沟槽，然后接着沉积金属阻挡层，铜籽晶层，再通过ECP电镀工艺把沟槽内填满铜，最后，用于实现铜平坦化的Cu
CMP工艺也就随之产生了，过程如下图1所示。
通过CMP工艺, 我们可以去除多余的Cu金属而形成嵌入式铜互连结构。通常，受沟槽结构和ECP负载效应的影响，在Cu CMP之前电镀形成的铜表面是不平整的，如图2所示。在Cu CMP工艺的第一阶段（Platen1，P1），通过较大的MRR（Material Removal rate,材料去除率）去除大量的铜以及表面的波形结构形成初步平坦化；第二阶段(Platen2，P2)，为了精确控制研磨终点，用相对较小的MRR去除剩余的铜，在到达研磨终点时为了确保所有电介质表面上的铜都已经被去除而达到隔离目的，还要进行一定时间的过度抛光（over polish, OP）处理；最后缓冲（buff）阶段(Platen3,P3)去除阻挡层(Ta/TaN)和一定量的电介质以进一步提高表面平坦化程度，减少缺陷，整个过程如图3所示。铜的dishing和erosion就是在over polish/buffer阶段产生的，这些缺陷会影响芯片表面的平坦化程度，降低铜线有效厚度导致铜线电阻升高，更加严重的是由于碟形缺陷的堆积累加效应，使得处于Cu CMP工艺研磨能力极限的区域（一般在芯片边缘）产生Cu 残留缺陷（Cu residue），引起导线间短路，从而引起芯片良率下降甚至报废。因此，为了最大程度地利用铜嵌入式工艺的潜在优势，必须改善dishing/erosion和Cu residue来提高芯片良率。
本文在深入分析和理解dishing/erosion和Cu residue形成机制的基础上，分别设计了两套实验方案来改善缺陷，并且通过实验评估了改善后的碟形缺陷，铜残留缺陷率和芯片良率。
工艺模型和数据
由于CMP是机械化学综合体，两者缺一不可，所以下面分别从机械模型和化学反应两方面讨论dishing的形成。在仅仅考虑Cu CMP中机械作用的前提下，我们可以应用唯象学模型著名的Preston方程来考虑研磨过程中各种材料的MRR：MRR＝Kp*P0*VR/H
(1)式中MRR代表芯片表面材料去除率，Kp 是Preston系数，与研磨液组成、抛光机理和研磨垫特性相关。P0代表下压力，VR代表芯片与研磨垫的相对速度，H代表被研磨材料的硬度。ECP电镀完成之后的芯片表面呈现起伏的波纹状，开始研磨时，较高区域受到的下压力比较大(图4.1)，根据式（1）知道该区域铜去除速率比低区域要快，随着高度差的减小，下压力分布也随着高度差的减小开始分布均匀，芯片全局范围内铜的去除速率也趋于一致（图4.2）。所以Cu CMP之前原本的高度差并不会导致更多dishing的形成。
当到达研磨终点时，由于Cu相对阻挡层和介电层较软，根据式(1)知道Cu MRR比较大，所以在Cu CMP工艺的over polish阶段，铜MRR大于阻挡层电介质MRR，这时铜导线就会产生dishing，使得导线的横截面积变小，而对于金属图形密度比较高的区域还会发生erosion(图5)。图6所示为文献报导的采用只含有4vol% Al2O3研磨粒子的中性研磨液实验的结果，从中我们看出d