由于引进极紫外线（EUV）光刻技术的迟滞，技术专家们开始利用现有光刻工具的替代性方案去完成32及22纳米工艺。例如，一个颇具前景的解决方案是将间距要求严苛的图形拆分到两个掩膜版，这样图形间距可以加倍。
两次曝光，即两层掩膜版在同一光刻胶层上连续曝光，与两次图形化，即连续进行曝光、显影和刻蚀步骤，都可以用来实现这一目标。当然，这些技术都有其独特的挑战：对光刻掩膜版的制造规范和对晶圆扫描器上连续曝光的套刻精度要求都更加严格。从2007年起国际半导体技术发展蓝图（ITRS）要求，32纳米工艺的光学掩膜版在两次图形化时，连续两层之间的套刻误差需小于1.3纳米。
自对准两次图形化（SADP）已日渐成为32纳米NAND闪存器件的首选方案，并且也极有希望用于DRAM及逻辑器件。22纳米浸没式光刻和SADP的可测性已经被证实。因为SADP的图形是由单次曝光形成的，所以避免了两次曝光方法的套刻挑战。SADP所形成的掩膜版图形包括五次刻蚀步骤（修整光刻胶，内核刻蚀，间隔层刻蚀，去除内核或间隔层，以及底部硬质掩膜刻蚀），从而降低了每次单独刻蚀中CD均匀性要求。典型的32纳米工艺中，最终CD非均
匀性的技术指标是小于1.5纳米 3S。另一个刻蚀挑战则是由间隔层掩膜版带来的。即便在硬质掩膜版形状中只有很小的不对称，但在随后的高深宽比浅槽隔离（STI）或栅刻蚀中，也会造成很显著的不对称。为了克服这个挑战，对间隔层钝化机制的理解非常重要。第三，对高刻蚀率产品的需求已经推动了新型化学刻蚀剂的发展。
所有两次图形化技术都需要新的EDA工具来分解版图。为了确保版图符合两次图形化的要求，需要强制执行新的设计限制。最近，一些令人激动的研发表明，通过在一维结构中采用“网格化”设计规则，可以实现现有的二维逻辑结构，而一维结构引入到SADP中。
DRAM芯片中，在70纳米节点时已经以凹栅的形式引入了三维晶体管。器件的栅长取决于凹槽沟道的深度，因此器件性能由深度均匀性，而非CD均匀性来决定。许多情况下要求深度均匀性小于1%。在不久的将来，这些凹栅或许会被finFET型晶体管取代。FinFET器件将进一步缩紧对深度均匀性的要求，并对硅与绝缘材料之间的选择性控制提出了新的挑战。
对于逻辑IC来说，正在引入高k金属栅晶体管。替代的栅集成方案需要等离子体刻蚀金属栅及高k材料。为了获得没有硅凹槽和表面残渣的刻蚀图形，高温刻蚀高k电介质次材料十分必要。
总之，新型晶体管结构的兴起，随同32纳米节点的特征尺寸要求，共同驱动了新型刻蚀技术的发展。在延续摩尔定律的道路上，两次图形化、三维结构和高k金属栅都是追求创新的实例。