无论是利用MEMS还是碳纳米管，纳米技术的各个方面都需要高端的检测技术来实现制造工艺和器件集成。
在一次会议演讲中1，Micron Technology（爱达荷州Boise）的总裁和COO Mark Durcan简要指出了纳米技术面临的一些挑战。在承认纳米技术取得进展的同时，他同时提醒仍存在许多困难，比如如下相关随机问题，处理不同数目的器件、微型尺度的机械问题以及形成图形和检测的困难加大。
需要更多资源
美国科学基金（NSF）Nanoscale SciWence and Engineering Center for High-Rate Nanomanufacturing和东北大学（波士顿）的NSF Center for Microcontamination Control的主任Ahmed Busnaina指出，纳米技术的进展没有达到三年前预测的水平。“部分碳纳米管非易失性存储器的工作并没有按照预期展开。相变存储器在进步，但主要还是采用传统的半导体制造技术。封装技术并没有跟上发展脚步。” Busnaina表示，研究一个新领域难免会有无法预料的困难出现，但也会有新的发现。“在CNT的封装控制、测试等方面，几乎每天都有新发现。同时，电子应用的碳纳米管和纳米颗粒的大规模定向组装即将取得了重大突破。”
Busnaina认为纳米技术研究在纳米制造和新材料的开发方面无疑需要更多资源。NSF为纳米技术投入了约3亿美元，并和半导体行业协会(SIA，San Jose)合作成立了一个200万美元纳米电子学基金。相对而言，行业的贡献微不足道，并且半导体公司不再和从前一样大量开展研究。少量仍在进行研究的公司只得出相对较少的研究成果，如IBM（纽约州White Plains）、三星（东京）和英特尔（加州Santa Clara）；但学术界得到的成果更多。工业界仅仅投资更多的钱是不够的；他们必须与学术界展开合作。“人们知道2015年或2020年将遇到困难，但这距离现在还有好几年的时间，何况工业界对他们找出解决办法的能力很自信——也可认为是过于自信，尽管这些解决办法会越来越昂贵，且回报也会变得越来越少，” Busnaina表示。
光刻问题
和其他人一样，IMEC（比利时鲁汶）的战略开发部顾问Marc van Rossum也将纳米电子学看作支撑硅技术的一种途径。但是在他看来，主要的问题在于下一代光刻技术。“因为现在的光刻技术可以延展，我们按照计划实现了45 nm技术节点，”他说，“但对于32 nm或22 nm技术节点，现在的光刻技术不再可用。”目前人们对未来使用何种光刻技术还没有一致意见——是193 浸没式光刻技术还是极紫外（EUV）光刻技术。IMEC利用一台实验ASML（荷兰Veldhoven）EUV光刻系统在进行EUV初步研究，奥尔巴尼大学的纳米级科技和工程学院（CNSE，纽约州 Albany）也在做同样的工作。他们的首要目标是研究适用于短波光刻的光刻胶；还存在一些严重的敏感性问题需要解决。
“光刻技术对于尺寸缩小很关键，”van Rossum说，“对于22 nm技术，我们需要某种形式的纳米光刻技术。不能只对EUV进行研究，还应研究其它技术如超高数值孔径浸没法，同时也应研究改进纳米压印光刻技术。我们开发的光刻技术及其成本将决定半导体技术蓝图的连续往前发展。”
新材料，测试方法
CNSE的一位纳米科学教授Serge Oktyabrsky认为，工业界不愿开发新材料的传统态度将改变。“工业界对于研究硅以外的其它材料并不觉得那么可怕。特别对于三五族材料，已有人研究纳米材料、分子、CNT等。这反映了两个方面的情况。第一是现在半导体时代的终结是可预测的了，第二是硅用户将转用确定可以缩小的材料。有许多材料拥有比硅更优异的潜力，硅仅能用到未来屈指可数的几代技术了。”
从物理角度看，考虑这些材料将面临的硅集成所面临的挑战，利用硅还是利用碳纳米管制作器件在这方面并没有区别。硅之所以脱颖而出是因为它与SiO2之间拥有卓越的界面。集成不是大问题；更重要的是存在可缩小材料、界面和结构的解决方案，有些材料可能比硅或SiO2更好。
安捷伦科技（加州Santa Rosa）的元器件测试部门CTO Roger Stancliff预计，在45 nm及以下节点处会出现阻碍。“对于CMOS而言，缩小尺寸带来的问题是漏电流，漏电流促使人们采用高k材料，因为介电常数增加，可以获得与较厚的介质相同的性能，并因此减小漏电流。但高k材料的测试有一定难度。”
沟道尺寸也在缩小，使形成源漏（S/D）的离子注入和退火以及注入浓度都要随之改变，影响注入杂质在较小尺度中移动的方式。退火成了大问题，因为随着栅长的缩小，栅长和栅的质量变得越来越重要。另一个问题是在一个芯片或一块晶圆上放置更多的晶体管时，器件之间出现的干扰和寄生效应。寄生电阻带来功耗是另一大难题。
随后出现了影响界面质量的新材料。“对于20 nm技术，人们考虑往硅片上淀积GaAs和锗；形成优化p沟道和n沟道的小岛，” Stancliff介绍，“这给测试这些小岛间的界面和相互作用带来了挑战。尺寸缩小使图形阻抗更大。我们碰到过一个阻抗很大的极端例子，打算用于22 nm以下技术的CNT晶体管具有10K到100K的输入阻抗，利用一个量程为50 Ω的设备来测量它们是很困难的。”
测量这种晶体管有两种方法。其一是利用一台具有直达针尖的微波通道的原子力显微镜（AFM），并开发一台具有高灵敏度和精确度的电容测量设备——共振模微波AFM仪器。它还可以在非共振模式工作，这时只有一个针尖测试器件的电学特性（图1）。
图1、利用超高灵敏度扫描电容显微镜，可以看清半导体、绝缘体和导体。在这幅对比图中，左边是SRAM芯片的常规AFM形貌图。右边是同一块芯片的扫描电容图。（来源：Agilent Technology）
共振模式还具有其它测试法。“可以使用校准电容测试法，还可在针尖上施加电压，利用针尖控制耗尽宽度，测量电容和耗尽宽度的比值，”Stancliff介绍。另一种方法是进行漏电流测试，这也是介质的一个重要参数。
形貌测试也是可能的。“通过形貌信息，可以计算台阶对电容的影响，与在平坦表面上测试电容一样，也可获得形貌信息，”Stancliff说。此前，针尖的可用性使形貌测试很困难。许多AFM针尖使用微加工硅制作，通过硅高度掺杂（不理想）或金属化使之可导，但上面的金属容易磨损。“我们与一家称作Rocky Mountain Nanotechnology（盐湖城）的公司合作，利用金属开发了一种新针尖。他们制作出小于10 nm的针尖，使分辨率达到针尖大小的一半的量级。”这满足国际半导体技术蓝图（ITRS）小于10 nm尺度测试的要求，甚至对于45 nm节点这种技术也是可行的。因此，既然耗尽深度可以变化且形貌效应可被消除，那么就有可能获得非破坏性的掺杂随深度变化的信息。
硅，自旋电子学
CNSE自旋电子学研究组长Vincent LaBella注意到，从1990年代之初，人们就已考虑利用电子的自旋进行除存储数据之外的更多工作。“我们在研究如何往半导体中注入和探测自旋电子，”他说，“大多数磁阻器件是金属或氧化物材料。我们希望将它们与半导体结合，进行逻辑运算。利用逻辑器件中的电子自旋，有可能通过低功率实现高速度。”
硅是新的自旋电子材料。硅是用于自旋的最佳半导体材料之一，因为硅具有较长的电子自旋寿命；自旋电子相干运动并几乎可保持一毫秒的相干状态，与GaAs相比这是相当长了，GaAs仅提供10到20纳秒的时间——几乎增大了100到一千倍。“大多数自旋半导体研究工作利用GaAs或其它一些直接带隙半导体材料，因为需采用光学手段注入/检测极化电子，” LaBella介绍，“在半导体上照射极化光，形成极化电子群。这时测试是关键部分，因为通过测试射出光的极化度，就可能推测自旋密度的一些信息。”
图2、奥尔巴尼大学的纳米级科技和工程学院开发的自旋电子运输测试仪器的示意图。利用STM针尖往自旋电子注入接触局部注入自旋极化电子，研究穿越界面的电子运输。（来源：奥尔巴尼大学）
特拉华大学（特拉华州Newark）最近开展的研究不仅展示了如何往硅中注入自旋电子，而且如何用电学手段读出它们的信息。读出值取决于自旋方向。这是在硅中编译自旋信息的一种方式，操纵自旋电子，然后将其信息读出来。这个关键突破加上硅较长的电子自旋寿命，使未来的纳米级电子技术成为可能。
“我们试图利用器件中或器件间的互连结构中的自旋，” LaBella说，“我们一直在研究硅中电子运输，以制作不受尺寸缩小效应影响的互连结构，而铜会受到尺度缩小的影响。”由于RC延迟由电荷和电阻引起，在自旋电流中，理想情况下没有电荷并且没有RC时间延迟。互连线可以缩小，可以延长，而不会有RC延迟。“部分研究集中于如何利用硅制作自旋互连线，应用何种接触、如何阅读自旋信息以及可能采用何种数据速率。大多数要求在硅上进行纳米级光刻，加上一些铁磁金属或某种类型的硅片键合，以及与传统工艺线完全不同的技术。”
若在半导体上铺一层铁电金属，就可以进行自旋注入（图2）。“硅材料经常发生的情况是，在界面处常出现一层极薄的无磁性硅化物薄膜，”La Bella说道，“若无磁性，就会减弱自旋极化。我们一直在研究界面，利用扫描隧道显微镜观察通过界面的极化电子。”Albany开发了专用的测量技术研究界面对自旋运输的影响。这些技术提供了一种检测试验结构和理解为何存在无磁性界面及无磁性界面如何减弱自旋注入的方法。