消费电子业中持续的趋势是开发更小和更多具备多种功能的便携装置。目前大多数掌上装置都具备语音沟通、互联网访问、电邮、视频、MP3、全球定位等功能。这些产品设计者所面临的挑战是保持每款新一代装置的发展势头，使其变得更小，支持更多功能，而且比其旧款产品具有更高水准的表现。半导体业在实现产品演化制程方面担当着
一个至关重要的角色，即通过在一个更小的总装置包中开发新型和创造性的性能改进方法，同时保持或减少成品芯片组的成本。进入
三维集成电路。
三维集成电路和高级封装－驱动器
三大因素正在驱动着高级消费者产品的设计。 他们就是那些促使各种三维集成电话以及相关的所需封装技术的采用之驱动器。
· 更强的功能——包括更短互连距离内的更高装置速度、更低耗电以及异种模的集成，如CMOS、MEMS、闪存、光学等。I/O每单元硅区的增加也实现了更强的计算能力，使该行业保持在摩尔定律曲线范围内发展。
· 更小的体积——对已获取的三维集成电路封装面积和体积具有更高的模I/O密度。
· 更低的成本——许多近期研究课题都是对比三维集成电路法和传统制造法的成本。
这在一般情况下都已被接受，但是，三维集成电路制造的成本比用传统比例[1]进行二维封装而进行的开发兼容性能所需的工程成本更低。二维装置的工程成本越来越高目的是跟上摩尔定律，它使装置每18个月就改朝换代。因为装置节点变得更加复杂，制造这些二维装置的成本随之升高。但是，通过一个由穿硅通孔连接的三维结构物中的叠层，结果是获得类似的性能优势――从而延伸了现有装置节点和制程设备的制造能力，同时节省对二维硅上下一个装置节点的投资。
三维集成电路封装的两种最通用技术是通过传统打线接合结构的使用，以及通过穿硅通孔（TSV）建立芯片叠层的元件之间的电子连接性。然而，当I/O个数和叠层数量增加的时候， 打线接合被认为将变得不实用。这将使一个有限面积内所需的打线接合薄层数和密度不可能实现。线本身在物理上的近距离性将无可避免地导致串扰或电子寄生。
或者，使用晶片内形成的穿硅结构（如TSV），能够使互连距离保持非常短，并且能够排出任何以此方式进行堆叠的叠层数量的真正限制。该类型的直接互连也能够对实现更高的装置速度作出贡献。这种制造方法是一项正在获得三维集成电路制造商们更广泛采用的使能技术。
TSV上一个越来越重要的因素是，与打线接合的同等制程对比，它能够节省30%的硅，原因是打线接合只能够在装置的外围进行连接。最近，硅的原料成本由于太阳能电池需求而涨了10多倍，很大程度地改变了TSV和打线接合之间的成本对比手法。另外，对于额外的硅必须满足打线接合边的这个要求，言下之意就是说能够在原晶片上制造出的叠层更少，从而使利润空间更小。
TSV制法
TSV在三维集成电路制造过程中已经变得越来越迫切。在生产制程首端 （特别指首次通孔） 加入任何活性层之前，通孔可在初始基底建立；或者，一旦完成所有装置处理后，在生产制程（特别指首次通孔）末端（通常指最后通孔）建立通孔。TSV的典型开口大小是宽度5-100µm，深度50-300µm。 这就使其纵横比为3:1至10:1[1]，见图1亚微纳蚀刻穿硅通孔。
图1： 穿硅通孔蚀刻的例子（来源： 亚微纳技术公司）
这些穿孔成形方法要求具备一个能够为后续沉积和电镀处理提高恰当基础以完成电子连接的制程。用作穿孔成形的设备模块或加工流程也必须考虑IDM或厂家的生产目标，这是在产量和运行时间方面的要求，目的是最大程度地提供最低的制造成本。
所需的空轮廓将决定于孔密度和在封装中采用的后续沉积技术。这是一种早期TSV制法，而且它仍然用于某些光学成像装置中，作为一个前浅锥形~60º孔。但是，由于三维结构封装的装置变得越来越复杂，轮廓要求将趋向于90º且含更多需要封装至最小面积的的孔数和密度。
一般不建议使用>90º的凹轮廓，因为后续工序存在潜在性的覆盖困难，包括氧化绝缘层或预金属化沉积以及后续的金属电镀。下文描述了一个能够将沉积恰当填满蚀刻轮廓的TSV综合制程解决方案。数据显示即使是凹孔轮廓也存在潜在的沉积解决方案。
综合（蚀刻、PVD及CVD）孔成形
博世晶圆深层蚀刻机（Bosch DRIE） 深硅蚀刻加工法正是一种能够克服这些困难从而产生 一个