中在硅片上生成栅极氧化层，这样可使表面更加平滑。但在高k值金属制造中，制造商将二氧化铪层沉积在硅上形成一个复合层。“只使用一种层是不行的，” Chen说。使用多个层，就要保证高k值介电层只有较少的针孔，因为排列多个层的针孔比较困难。使用高k值介电材料通常会改善电介质随时间变化而破坏的性能。然而与二氧化硅不同，这种复合层有更多的陷阱，会捕获更多的电子或N型、P型沟道空穴，这会导致软崩溃。这些问题会影响流动性 ，而且从长期来看，会造成阈值的不稳定。制造商已经找到了不同的工艺技巧来解决该问题。“一个方法是在高k值金属层与硅层间插入一个二氧化硅层。”Chen说 。
SER是另一种故障机理 ，它长期影响军用及航空IC及存储器市场，如今在逻辑设备中的影响也越来越突出(参考文献 3)。封装材料中的α粒子或自然产生的中子撞击现象，是软错误出现的典型原因。实际上，α粒子或中子会撞击设备而产生噪声，触发存储器位，甚至触发电路中的闩锁。“该问题对每一代技术都造成了很大的挑战，” IBM的 Hergenrother说。“
在设备的敏感区、关键区域的设备数量在不断减少，这就意味着只堆积少量的电荷就会对晶体管的工作造成干扰。”因为很难将α粒子从封装材料中消除，所以，必须加强系统对宇宙粒子及a粒子的抗干扰能力。可以在多个层面解决软错误。“（IBM）在技术级别解决SER问题，使晶体管具有容纳软错误的能力；而在电路级别将晶体管设置在闩锁及双稳态多谐振荡器处， 这样即使有一个晶体管触发了，也能保证其稳健的特性，”他说。“然后，在芯片级别寻找错误检测及校正机理，所以即使出现错误，也可找到并予以校正，防止其传播任何无用的数据。除了上述机理外，还有系统级别保护，这是另一层的错误检测与校正机制。”
几种故障机理会产生可靠性问题。半导体行业一直都在寻找并校正这些故障机理，以把完善的产品交给消费者。但随着设备越来越接近物理特性与CMOS的极限，可靠性问题会越来越难以解决。
参考文献
1. Peters, Laura, “NBTI: A Growing Threat to Device Reliability,” Semiconductor International, March 1, 2004, www.semiconductor.net/article/ CA386329.
2. Peters, Laura, “Strained Silicon: Essential for 45 nm,” Semiconductor International, March 1, 2007, 2007, www.semiconductor.net/article/CA6418539.
3. Santarini, Michael, “Cosmic radiation comes to ASIC and SOC design,” EDN, May 12, 2005, pg 46, www.edn.com/article/CA529381.
附文1：移动的硅砂
虽然半导体行业了解和讨论了故障机制，但硅制造领域的几个趋势也许会使可靠 IC 的设计工作变复杂。晶体管泄漏、多模式和多电压设计技巧、IC 工艺可变性均可能影响可靠性。也许最大的问题是晶体管泄漏。从130 nm节点开始，不断缩小的晶体管在运行于峰值性能时会漏电。这种泄漏会产生热，而热又会造成更多泄漏（参考文献 A）。这个问题对于移动设备设计公司至关重要，这是因为泄漏会浪费总功率的比例越来越大，并因此缩短电池寿命（参考文献 B）。但在高性能微处理器和图形处理器领域，泄漏及其热量曾驱使许多处理器公司转向多核体系结构，来代替提高时钟速率，后者是他们对单处理器体系结构的传统处理方式。
泄漏是为什么许多消费设备，特别是游戏机系统，需要精心设计的散热片和风扇系统，以及厂商经常推荐消费者购买额外制冷系统的原因之一。并且，随着设计转向 45 nm工艺，泄漏将导致损失设计功率的一半以上。半导体行业目前没有把晶体管泄漏当作可靠性问题，这是因为该行业在寻求新的设计方法来降低功率，并且加工厂在使用新材料比如高 K 金属栅极来降低功率。设计工程师采用数种技巧来优化设计方案的功率。其中一种技巧就是多电压多模式设计：设计者按照性能和功率要求把设计方案的功能分组。该方法有可能会使可靠性测试变得复杂一些。传统上，设计者把设计方案送去出带，运行晶圆级测试，把设计放入封装，然后在峰值速度和性能，在最坏的温度和湿度条件下测试它们。但是，采用多模式设计的 IC 在切换工作电压以及通断过程中，会承受一定大小的应力。例如，手机在用户接电话时有一种峰值工作模式，