随着CMOS晶体管尺寸不断缩小到次微米级，正如摩尔定律的预测，在高效率、高密度集成电路中的晶体管数量上升到几千万个。这些数量庞大的有源元件的信号集成需要多达八层的高密度金属连线，然而这些金属互连线带来的电阻和寄生电容已经成为限制这种高效集成电路速度的主要因素。基于这个因素的推动，半导体工业从原来的金属铝互连线工艺发展成金属铜互连线，同时低k值材料替代了二氧化硅成为金属层间的绝缘介质。金属铜减少了金属连线层间的电阻，同时增强了电路稳定性；低k值介质则减少了金属连线层之间的寄生电容。使用这些新材料的新型集成电路制造工艺被称为“双大马士革工艺”，它的特点就是制造多层高密度的金属连线从而使集成电路更先进更高效。
由于金属铜不能形成可挥发的复产物，金属铜线的形成不能通过传统铝线工艺的减法刻蚀法实现。双大马士革工艺的解决办法是通过先挖出柱状的通孔，接着在金属层间的绝缘层中挖沟槽，然后在孔和槽中同时填入铜，再通过化学机械抛光工艺将铜磨平到金属层间绝缘层的表面，这样就形成了金属铜互连线。
双大马士革工艺有几种实现方法：先刻沟槽法，先刻通孔法，自校准双大马士革法。比较常用的方法是先干刻
通孔法。下面简单介绍先刻通孔法的工艺流程。
首先硅片覆盖上光阻，曝光显影后干法刻蚀穿过表面硬阻挡层和层间介质停在最底部的氮化硅阻挡层。其中很重要的一点是通孔刻蚀不能把最底部的氮化硅阻挡层击穿，否则阻挡层下面的金属铜会被溅射到通孔中，而且迅速渗入到层间介质中，导致器件故障。
接下来通孔的光阻被去除，重新铺光阻，曝光显影后形成沟槽的光阻，其中有一部分光阻留在通孔中（图4），这部分光阻能够防止下半部分的通孔在沟槽干刻过程中被过分刻蚀。
最后，进行钛、铜籽晶和铜的沉积，并用化学机械抛光将铜平坦化。
如果先做沟槽，再做通孔，在沟槽完铺光阻时不可避免会有光阻堆积效应，因为光阻会堆积在沟槽里，由于通孔显影区光阻过厚，曝光后的通孔图形容易偏差，这样给通孔干刻带来了很大的难度。因此，先做沟槽的方法从0.25um 技术后就被淘汰了。自校准双大马士革工艺也因为校准工艺难度很大被淘汰。先做通孔的工艺在使用SiO2、FSG和另外一些早期低k介质的双大马士革工艺中取得了很大的成功。
随着器件尺寸的不断缩小，要求具有更小k值的介质。在一些极低k值的介质被使用时双大马士革工艺仍然面临着很大的困难。低k值介质材料通常含有CH3碳氢化合物组，而且低k值介质具有多孔性，因而k值低的薄膜非常软，所以很容易被高能量攻击。随着半导体技术进入65nm及以下，干刻的工艺必须非常温和才能将光刻图形最真实地转移下来，并最大可能避免外形轮廓受损。
65nm三层介质掩膜双大马士革工艺中，沟槽的干刻工艺尤其具有挑战性。图（d）是65nm三层介质掩膜双大马士革第二层金属沟槽工艺的薄膜结构。所谓的三层掩膜是指最初的光阻、低温氧化层以及底部抗反射层这三层。
三层掩膜打开时最大挑战是必须保证最真实地把光掩膜的图形转移至底部抗反射层，因为掩膜打开后剩余的底部抗反射层在接下来的主刻蚀中是低k材料的阻挡层，只有当底部抗反射层完全复制了光阻的图形后，才能避免在主刻蚀时沟槽变形。通孔中的剩余阻挡层在不同的图形下必须均匀，而且阻挡层的厚度不能太多或太少，以免主刻蚀后形成栅栏或琢面。
为了让器件获得好的电特性，沟槽的侧壁必须笔直或者接近笔直。射频能量、气体、压力对沟槽的形状都有一定影响。 但矛盾是，沟槽的形状、不同图形的局部均匀性以及沟槽主刻蚀后形成的琢面这三者对射频、气体和压力等的要求往往相反，所以很难三全其美。
在65nm技术中，要求控制沟槽尺寸的3倍标准方差在5-6nm以内, 这对刻蚀的技术水平要求极高。为了达到这个要求，在腔体内的等离子体和原子团必须非常均匀，才能使沟槽尺寸的精度达到次纳米级。同时为了保证器件性能，整个硅片上沟槽深度的均匀性必须同时控制得非常好。
为了达到工艺要求，干刻设备也经历了多次变革，现今已经达到比较成熟的阶段。比如应用材料的Enabler机台是专为90nm以下技术开发的绝缘体刻蚀设备。Enabler机台使用了三个射频源，高频射频的使用降低了离子能量最大程度减少了对低k介质的损伤，可内外控温的反应电极更好地控制了刻蚀速率和反应物余留在硅片不同区域的均匀度，另外反应气体的流量可内外调节比例，最大程度满足了深度均匀性的要求。未来随着器件尺寸的进一步缩小，相信无论是材料、工艺流程还是工艺设备都会有不断的创新和改进。
图示65nm先刻通孔法三层掩膜双大马士革工艺
