随着集成电路特征线宽缩小到90nm以下，通过栅极厚度、栅极介电常数及结深提高器件性能已经不能满足工艺的要求，即使栅极厚度控制在5个原子层，而结深也只有10nm。顺应开关速度的要求，高应力氮化硅技术已经被广泛的研究。伴随氮化硅在栅极机构上施加的高应力，MOS器件的载流子迁移率可以得到很大的提高，其他器件性能也得到了不同程度的改善。具体而言，PMOS结构上的压应力能够提高空穴的迁移率，而NMOS结构上的张应力能够提高电子的迁移率。同时，高应力氮化硅作为金属前绝缘层(PMD)蚀刻停止层（ESL)也起着很重要的作用。
目前，炉管沉积、原子层沉积(ALD)及等离子增强化学气相沉积（PECVD）均能实现高应力氮化硅的沉积。
高张应力氮化硅的基本特性与应用
通过应变硅技术来提高载流子迁移率早在1950年就得到共识。其原理是通过压应力或张应力改变硅晶格结构来改变能带结构，以提高载流子速度。目前，90nm技术已经有应变硅技术的应用，而且已经证明在超浅结中，能够提高晶体管驱动电流90％以上。浅沟槽隔离（STI）、氧化物/氮化物侧间隙壁（Oxide/Nitride Spacer）和外延应变硅
锗技术（Epitaxial Si/Ge）已被业界公认为应变硅技术中的有效工艺。
随着特征线宽的缩小，硅化镍（NiSix）将取代硅化钴（CoSix），以至于热控制需要在420℃以下，然而随着Pt的引入，集成温度有所提高，目前480℃以下的低温应力工程成为了工艺整合的要求。
薄膜经过PECVD沉积，会处于某种应力状态中。薄膜所受到的应力有外应力和内应力。外应力指环境对薄膜施加的应力，而内应力是薄膜沉积过程中，内部产生的应力。内应力包含热应力和本质应力两部分。薄膜的热应力来源于薄膜和硅片热膨胀系数以及沉积温度与测量温度的不同。本质应力则很大程度的决定了通过量测得到的薄膜应力。
积过程中，影响薄膜张应力的因素较多，其中主要有沉积速率和沉积温度。低的沉积速率下（<250A/min），薄膜内会形成更多的应变Si-N键。反应腔内，通常可以通过高压强、高间距（喷头和加热器的距离）、低射频功率和低硅烷/氮气比（SiH4/N2 ratio）来实现低的沉积速率，从而实现高应力。高的沉积温度有利于反应活性基团在硅片表面的迁移，以沉积更加致密的薄膜，从而得到更大的应力。研究表明，500℃较400℃能够提高张应力约0.3GPa。
高应力氮化硅沉积过程中，薄膜厚度均匀性（Within wafer U%, WIW U%）是比较关注的课题。其主要受气体分布和等离子体分布的影响。就气体分布而言，喷头（Faceplate，FP）的作用最为明显。新式的FP直径较标准的更大，并且边缘有更多的微孔。大的直径能够弥补电极（FP）对硅片边缘的能量损失，从而提高硅片边缘的厚度均匀性；而边缘更多的微孔能够使更多的气体流向硅片边缘，从而提高U%。同时，高应力氮化硅通常用较低的射频功率来实现，所以良好的输出重复性对WIW U%和应力均匀性有很重要的影响。目前，一种新的高精度低输出的射频发生器已经在测试之中，用于取代原来的3kW APEX射频发生器。
沉积完氮化硅之后，还可以通过其他后续
处理来进一步提高薄膜张应力，其中主要有氮等离子体处理和紫外线处理。在氮化硅沉积之后，硅片退出反应腔之前，可以通过气氛处理来进一步提高应力。其原理是破坏Si－H键，降低薄膜中氢的含量，以提高张应力。根据键能分析，氮、氟以及氧与氢的结合键能均高于硅氢键能。然而研究表明氟在与氢成键的同时会影响硅氮键，从而对张应力产生不确定的影响；氧则倾向于进入硅氮键网络，而不是置取硅氢中的氢。目前氮等离子体处理是普遍采用的处理方式。研究表明，在400℃沉积温度下，氮等离子体处理能将张应力提高20％；而在450℃温度下，张应力提高35％。
PECVD可以通过对气体流量、腔体压强和射频的控制沉积薄膜。对于没有高应力要求的氮化硅薄膜，PECVD可以一次沉积完成，而高应力氮化硅则需要多次的循环来实现，而每个循环包括沉积和氮等离子体处理。其原因在于，氮等离子体只能对几个原子层进行处理，对于沉积过厚的薄膜处理效果较差。实验表明400℃温度下，每次沉积的厚度在25-30nm，处理效果最佳。所以，一般500nm左右的高应力氮化硅，需要20个循环来实现。在氮等离子体处理步骤，高频输出功率以及氮气的流量与沉积步骤相同。
同时，紫外线处理（UV cure）也可以进一步提高氮化硅的张应力。 其原理是，利用紫外线的光子能量来实现原子键的重排和体积收缩，从而得到更高的应力以提高器件性能。对于张应力的氮化硅薄膜，经过紫外线处理，薄膜中的Si-H键和N-H键被断开，相邻断裂键中的氢原子相结合形成分子形式的氢气，氢气从薄膜中扩散出来，从而在薄膜中形成悬挂键和