我们综合考虑了45 nm节点工艺中的多种应力来源，讨论了一种用于处理版图依赖问题的方法，并且检验了混合取向技术（HOT）的潜力。
为了满足国际半导体技术蓝图（ITRS）制定的90nm以下CMOS器件的目标，应力工程已经成为提高晶体管性能的常用技术。可以通过多种途径产生应力，例如双应力衬层（DSL）、源极和漏极（S/D）位置的嵌入式锗硅（eSiGe）、应力记忆，以及来自于浅沟隔离（STI）的无意应力。这些应力作用的结果形成了依赖于版图的非均匀应力分布。与版图的相关性以及硅材料中各项异性的应力传导需要对网表进行基于实例的考量，考虑对每个晶体管性能的改变。
应力工程的应用
众所周知，机械应力可以改变硅材料的能隙和载流子迁移率，压电应力传感器是这一效应的最初商业应用。最近，机械应力在影响MOSFET性能方面扮演了越来越重要的角色。如果可以适当控制应力，由于提高了载流子（n-沟道晶体管中的电子，p-沟道晶体管中的空穴）迁移率，就提高了驱动电流，因而应力可以极大地提高晶体管的性能。
硅中的应力可以划分为有意应力和无意应力。无意应力是常规工艺的结果，例如氧化、刻蚀、沉积和硅化工艺，
其中最明显的是制造STI过程中氧化工艺导致的压应力。
有意应力用于调整nFET或pFET沟道内的应力（图1）。为了改善n-沟道晶体管，需要在纵向和横向方向上引入拉应力。然而对p-沟道晶体管来说，纵向的压应力有助于提高性能而横向的压应力则是有害的。应力衬层用在pFET和nFET（DSL）中，将拉或压应力施加到位于其下的硅沟道中。为了引入硅和SiGe之间晶格失配形成的压应力，需要在pFET的S/D区域采用eSiGe。
总之，由于没有应力工程技术可以获得纯粹的单轴应力，技术人员只能采用具有一个优势应力方向的应力分布来近似理想单轴应力的效果。然而，多种无意和有意应力源复合之后的结果是三维的应力分布。图2展示了对一个库单元模拟的三个应力分量。特别地，Sxx和Syy分量表现出了复杂的依赖性，需要在单元级别上进行机械应力模拟，并表征对迁移率提高的影响。
版图环境引起的应变
图2中所示的应力分布不仅依赖于产生应力源的工艺参数，而且也跟版图的图形有关。改变STI或者SiGe 源/漏区的体积可以改变沟道内的应力级别，因此，在用应力提高性能的芯片上又得到了新的参数。由于对电路性能的影响是可调整的，因此需要在设计阶段就考虑由版图引入的应力和迁移率变化的系统性影响。
最新版本的紧凑型模型引入了扩散长度（LOD）模型来模拟STI对沟道区域的影响。LOD模型基于版图对被隔离晶体管的紧凑型模型参数做了修改；例如，扩散矩形的长度以及栅极距离附近各个扩散边缘的距离。然而，LOD模型并没有考虑像附近扩散这样的临近效应，或者更复杂的扩散图案。
当SiGe嵌入到pFET的源/漏区时也会有类似的复杂情况产生。SiGe的体积可以决定向邻近硅中施加压应力的级别，是多晶到多晶节距的函数。
很明显，设计人员需要更详细的基于模型的工具来分析与版图相关的应力，并计算对晶体管电性能的影响。为了满足这一需求，我们开发了应力分析工具，可以高效计算由版图相关应力变量引起的晶体管电性能变化。图3所示为与版图相关应力变量对一个库单元晶体管驱动电流的巨大影响。对单元中每个晶体管来说，上面标注的数字是以不考虑版图效应时的驱动电流位基准，进行规范化得到的。在这个例子中，除了一个晶体管外其他晶体管都出现了性能恶化——也就是说，驱动电流降低了30%之多。
当然，许多情况并不像这个例子表现出的这么悲观，有些将会精确地获得提高晶体管性能所需的应力分布，并会超越基准情况。结论是由于可以处理多步工艺中的应力源，以及版图参数的复杂交互作用，因此需要采用基于模型的工具来衡量这些效应。
考虑HOT
到现在为止，我们的讨论一直是基于具有(100)表面取向的硅衬底。这也是当前技术的现状，(100)表面的悬挂键密度和界面陷阱密度都比较低，相对于其他表面来说，可以获得极大的技术优势，自从这些发现以来，一直都是采用(100)表面。然而，随着栅极介电层厚度的降低，界面陷阱密度对阈值电压（Vt）和亚阈值斜率的影响逐渐减少，开启了采用其他取向的可能性，在这些取向上可以获得更高的应力相关迁移率。
为了检验这一可能，让我们着眼于相关表面取向在极坐标系统内表示的应力，检查迁移率提高的各项异性依赖程度。极角表示平面内沿着电流流动方向的晶向。图4描述了(100)和(110)两种表面取向中纵向（Πl）和横向（Πt）铁电常数的相对值。很明显，在纵向拉应力下，在两个表面取向中[110]方向都是最优的。
在空穴迁移率中，(110)表面处于压应力状态，在[111]方向可以获得最高的压电系数（图5）。