到了45纳米技术节点，高介电常数绝缘材料和金属栅电极将被用于制造逻辑电路器件。而采用高金属功函数和能隙工程电荷陷阱的闪存也能从这些项技术中获益。
一个可以自动生长工程界面的原子层淀积设备的腔体。（来源： Applied Materials）
为了控制短沟道效应，更小尺寸器件要求进一步提高栅电极电容。这能够通过不断减薄栅氧厚度而实现，但随之而来的是栅电极漏电流的提升。当二氧化硅作为栅电极绝缘层且氧化层厚度低于5.0纳米时，漏电流就变得无法忍受了。因此，集成器件公司(IDM)引入氮氧化硅（SiON）作为纯二氧化硅的替代材料。这项变革具备三条主要的优势：首先，显著减少PMOS器件中硼从多晶硅穿透进入栅电极绝缘层的数量，这有助于控制阈值电压（Vt）的漂移；其次，NMOS器件热载流子表现得到进一步改善；最后，这种工艺还能附加提高绝缘材料介电常数（k值）和降低电学厚度。
最初，氮化工艺是使用N2O, NH3或NO对氧化硅进行退火热处理。随后，当绝缘层的厚度低于3.0纳米时，氮氧化物等离子体处理方式被投入使用以提高氮氧化物中氮的浓度含量。但是超薄的栅电极绝缘层的隧穿漏电流问题一直没有
得到妥善的解决，而且进一步减薄氧化层也不易实现。氮化物屏蔽层功效显著，它能够减少隧穿漏电流1,2。在90纳米技术节点，栅电极氮氧化硅绝缘层的厚度最终达到了1.2纳米，其后的65纳米逻辑电路制造技术也承袭了这一厚度而向进一步缩小线宽的方向前进，此外65纳米的工艺生产中还采用了更多的应力工程。
解决上述问题的方法就是使用高介电常数绝缘材料取代氮氧化硅，采用这种材料可以在不增加电学厚度的前提下允许增加绝缘层厚度，进而能够降低漏电流。这是因为等效氧化层厚度（EOT）与介电常数呈反比。
公式中的Thigh-k是高介电常数绝缘材料的物理厚度，而εhigh-k是这种材料的介电常数。在绝缘材料厚度一定的条件下，介电常数越高，相应的等效氧化层厚度（EOT）越低。用高介电常数绝缘材料替代氮氧化硅能够进一步提高栅电容，这意味着在不损害电学厚度的同时栅漏电流又能够得到明显的改善。对于相同的栅绝缘层厚度，将高介电绝缘材料铪化物与金属栅电极搭配，其漏电流将减少几个指数量级，而且这种组合也能够进一步向下减小栅电极线宽尺寸。
在早期的高介电常数材料的研发中就已经发现了其与多晶硅栅电极不匹配的问题。3-5这一问题不仅会导致在高介电常数材料与多晶硅材料的界面上产生大量的缺陷，而且还会降低器件的电子迁移率。后一问题是由于电荷散射而引起的，这也是将这两种材料结合在一起的固有表现。6针对这一问题的解决方案是用金属电极取代多晶硅。使用高介电常数栅绝缘层和TiN金属电极（一种具有带隙中间值金属功函数的材料）来制造高性能器件，这种组合也成功的解决了迁移率降低的问题。6,7
由于CMOS工艺需要同时具备NMOS和PMOS器件，采用高k材料/金属栅电极需要采用三种新材料：一种高k绝缘材料；一种用于NMOS的金属（金属功函数4.2 eV）；以及一种用于PMOS的金属（金属功函数5.2 eV）。总的来说，这种方法就是使用两种不同“功函数”的金属（用以确保满足Vt要求）和一种绝缘材料。
另一种实现高k绝缘材料/金属栅电极的技术解决方案是，淀积两种不同的绝缘材料来取代不同功函数的金属。这两种绝缘材料，用于NMOS器件的可以是铪化物与一种带有更多电正性的绝缘材料如氧化镧等的组合，这种绝缘材料的内建偶极子场能够调整器件的Vt ，而不受金属功函数的影响；对于PMOS器件，铪化物必须与另一种带有更多电负性的绝缘材料配合使用，如基于铝的氧化物等的组合。这些技术方案需要不同的材料、生产流程甚至生产设备，以满足大生产的需求。
新的高k栅介质
经过反复试验、精挑细选，基于铪的高k绝缘材料将取代二氧化硅作为栅电极的绝缘层。4-8该系列材料包括：可以用于微处理器等高性能电路的铪氧化物（HfO2, k≈25）；用于低功耗电路的铪硅酸盐/铪硅氧氮化合物（HfSiO/HfSiON, k≈15）。二氧化铪具备较高的介电常数，但集成较为困难，除了在厚度较薄或被恰当保护处理的情况外，这种材料在较低的温度（~500℃）就会结晶。而铪硅酸盐可以提高材料的热稳定性表现，但会降低介电常数。铪硅氧氮化合物也具有很好的热稳定性，甚至经过高达~1050℃的源/漏退火处理后，材料仍能保持多晶态存在，而且可以些许增加k值，同时降低栅极漏电流。
引入高k绝缘材料必须要确保晶体管的高驱动电流。早期，各种高k绝缘材料甚至包括基于铪元素的薄膜，都会导致载流子迁移率降低，这主要是由于材料本身的声子振动引起的载流子散射。3-5为了解决这一问题，一层薄的氮氧化物界面层必须被置于硅和高k绝缘材料之间。这层经过优化的氮氧化硅界面层能够