几家日本公司在6月12-16日于日本Kyoto举行的2007年VLSI技术与电路研讨会上，发布了多项重大技术进展：Toshiba公布一种在现有工艺基础上提高芯片密度的3-D单元阵列技术；Fujitsu宣布推出一种新型的低功耗/高性能45nm平台，而Renesas Technology则首次展示一种用于微处理器和片上系统（SoC）的低成本高性能晶体管技术。
也许Toshiba的公告最令人感兴趣，因为它不依赖工艺技术的进步，而代之以一种新型的3-D存储单元阵列结构。新结构（如图所示）可以提高单元密度和数据容量，而芯片尺寸的增加非常小。在这种新结构中，堆叠存储单元中的众多圆柱垂直地穿透电极材料的多堆叠层，并共享外围电路。
通常，存储密度的提高会反映出工艺技术的进步。但Toshiba的新技术是以堆叠工艺创新为基础的。现有的存储堆叠技术只是简单地将2-D存储阵列堆叠到另一个阵列的上方，并不断地重复同一套工艺。虽然这样也可以增大存储单元密度，但会使制造工艺变得更漫长、更复杂。新型阵列不但能够提高存储单元密度，更易于制造，而且因为外围电路被几个硅柱所共享，所以芯片面积增加得不多。
利用Toshiba的刻蚀技术可以获得完全穿透堆叠衬底（即由栅电极与介质薄膜构成的多层三明治结构）的通孔；然后淀积轻掺杂的硅柱来填充通孔。栅电极以均匀的间隔包裹着硅柱，而用于数据保持的预先形成的氮化硅薄膜被放置在每个连接处，起到NAND单元的功能。Toshiba使用的是硅-氧化硅-氮化硅-氧化硅-硅（SONOS）结构，电荷则被存储在氮化硅薄膜中。
Toshiba的存储阵列可以既提高密度又不会增加芯片尺寸，因为互连单元数目的增加直接正比于堆叠的高度。例如，32层堆叠芯片可以实现的集成度是使用同一代技术的标准芯片的10倍。Toshiba将会进一步开发这种单元技术，直至达到可与当前结构相媲美的可靠性水平。
Fujitsu的45nm平台将低功耗和高性能互连技术结合起来。该公司声称，与先前已公布的45nm技术相比，这种平台能够使泄漏电流下降到原来的1/5，而由互连引起的延时也减小了约14%。
除了对晶体管源/漏（S/D）区进行毫秒级“flash”退火之外，Fujitsu的研究者们还采用了介电常数（k）为2.25的二氧化硅纳米团簇（NCS）。NCS是一种微多孔材料，不仅介电常数低而且机械强度高。该公司从65nm节点开始部分地导入NCS。然而在45nm，Fujitsu不但在给定互连层内使用NCS，而且还将其用于不同的互连层之间以进一步降低互连电容。
Renesas公司也同样关注45nm技术，他们公布了一种号称性能极高的晶体管技术，可用于低成本地制造微处理器和SoC。这项技术采用一种专利的混合结构——该公司在2006年12月公布的一项先进技术，来提高互补型金属绝缘层半导体（CMIS）晶体管的性能。在P型晶体管的栅结构中包含两层氮化钛。高k层、CVD-TiN层、PVD-TiN层和多晶硅被依次堆叠在硅衬底上。因为PVD-TiN层比CVD-TiN层致密，因此可以抑制硅从多晶硅电极向CVD-TiN层的扩散，从而避免出现会增大阈值电压的性质变化。更有利的是，两层TiN能够使阈值电压降低约100 mV，达到适合低泄漏电流器件的水平。
一块晶体管栅长为40nm的实验芯片已被制造出来。来自该芯片的测试数据证实了其顶级的驱动性能：当电源电压为1.2V时，n型晶体管的驱动电流是1068 mA/ mm，而p型为555mA/ mm。