一款带有堆叠存储器的IC可以将速度提高1000倍，而功耗则降低为原来的1/100。
只有少数公司能够不断地投入巨额的资金来追随CMOS技术的等比例缩小曲线。因此，初创设计公司的数量从1995年的12,000家锐减到2006年的2000家。而且随着集成程度的变高，复杂度不断上升，设计周期也不断地变得更长。3-D设计和芯片堆叠能够以不同寻常的方式来提供消费者和商业所普遍期望的性能提升。通过消除由芯片内和芯片之间的横向导线长度所引起的信号延迟和功耗，新兴的3-D IC正在成为一种能够显著提升性能的方法，而且成本比建造先进的45、32或22nm技术fab要低廉得多。3-D设计可以实现2-D总线（bus）：1bit的总线能变成10,000bit的总线。这些进展中特别令人振奋的一点是，3-D设计将使更多的竞争者——IDM以及芯片与封装代工厂，参与到这个市场中来。目前业界已经提出的3-D结构可谓五花八门，可以如下表所示分成几大类。
为了在片上系统（SoC）应用中发挥3-D硅结构的优势，必须找到一种同时具有经济性和鲁棒性的制造工艺，以便对IDM和外包封装测试（OSAT）制造商都适用。我们将讨
论这种实现架构的两大主要元素：小间距（fine-pitch）芯片到晶圆（die-to-wafer）或芯片到芯片（die-to-die）的连接方法，以及贯穿硅通孔（TSV）工艺。为了实现各种各样的3-D应用，这种工艺包括一个间距小于25mm、可返工（reworkable）的接触-连接结构（图1）。而为了能够对薄的芯片和晶圆进行鲁棒性的操作，这种工艺采用深度范围为100-150mm、间距为10-40mm的TSV几何结构。
发挥3-D设计的优势
3-D硅结构的主要优势如下：
■ 突破水平布线的限制——当前的架构严重受限于带有数百个引脚的实际总线宽度。引脚的数量和当前工艺所固有的水平布线一起限制了实际可用的总线宽度。此外，目前的总线需要重定时序（retiming）和再生（regeneration）以处理长的水平导线。而使芯片关闭甚至需要更多的功率。通信所需的焊垫驱动器、再生器和静电放电（ESD）电路会消耗大量的系统功率和芯片面积——这些功率和空间被白白浪费。例如，将3-D堆叠DRAM用于一个23 × 23 mm ASIC器件，可以使功耗降低两个数量级。
■ 集成各种不同的技术——在最新的技术中，还无法将所有的功能都包含在单个芯片内。例如，模拟MOS晶体管在更小尺寸上的表现非常不理想；多重电压、栅泄漏和更低的信噪比（SNR）使亚微米尺度的模拟设计成为一项难以克服的挑战。另外，即便是纯粹的数字芯片，如果采用最先进的制造技术来实现类似嵌入式DRAM这样的功能，也会占用很大的芯片面积。类似的，如果用最小线宽的几何结构来设计滤波器、信号调节、稳压器、内置自检测（BIST）、ESD、光学器件、可编程器件、模数转换器（ADC）、电平位移器、音频和存储控制器等功能，要么过于昂贵，要么无法实现。如果不再在芯片内嵌入这些功能，而是将它们重组于3-D晶圆中，能够使成本成数量级地降低，并能更好地优化性能。
■ 使封装代工厂能够与SoC竞争——通过将芯片堆叠起来，可以快速地集成先前技术代IP中已知良好的功能（known good function），从而缩短产品面市的时间。此外，由于在65nm工艺中仅仅一套掩膜版的成本就在150万美元以上，通过组合多个先前技术代的芯片，可以大幅节约工程和原型成本，而且与使用最先进技术的2-D硅解决方案相比，性能毫不逊色甚至更佳。
为了充分发挥3-D设计架构的优势，必须在工艺准备的最初阶段就做出决定，而不是在电路设计完成之后作为一个封装决定。这样就不再需要焊垫驱动器、重定时序和再生电路，而且可以减少芯片面积，并获得前面讨论过的其它好处。无晶圆厂半导体公司（Fabless）目前正在从事这项工作，借助于不同的晶圆制造和封装代工厂来实现3-D硅结构。
一个简单的例子可以帮助理解这种设计技术的好处。考虑将一个5×5 mm 的130 nm DRAM与一个23×23 mm的 65 nm处理器进行集成的情况，其中4096 bit总线被配置为128×32的接触阵列，接触的间距是25mm。上层的晶体管电路版图必须支持间距为25mm的芯片到芯片（chip-to-chip）接触。否则，如果芯片间接触的间距为100mm，某些信号从一个芯片通过接触到另一个芯片的传输距离将超过3mm。这样就需要焊垫驱动器和昂贵的再分布层（RDL），并且与使用多芯片模块相比，还会抵消掉3-D堆叠的众多优势。
设计者必须能够在不受由布线、引脚数或材料所施加限制的情况下考虑芯片架构。模拟器工具正在被加强，以加入小间距接触和TSV