AM使用非掺杂多晶硅，因而不需要对n+多晶硅层进行补偿，所以p+多晶硅的B掺杂剂量比较低（仅为 6×10
15/cm
2 ）。
因此，这两种方法都可以用来对DRAM双重栅进行p+多晶硅的B注入。2006年7月，Varian Semiconductor Equipment Associates宣称它的等离子体注入系统能用于DRAM p+双重
栅掺杂的生产。2006年10月，Axcelis公司发布了一种Optima HD Imax
离子注入机的设计赢得（被客户采纳），它也可用于B
18H
22对先进的双重多晶硅栅存储器进行p+掺杂。
另一个在逻辑器件中不存在的DRAM p+多晶硅掺杂问题是，由于B向外扩散进到上方金属W层，造成p+多晶硅内B的额外损失。在多晶硅/氧化物界面附近，多晶硅的B掺杂水平降低2.5倍，从2.5×10
20/cm
3 减小到1.0×10
20/cm
3。因此需要一层TiN/WN阻挡层来防止B扩散进入W层。以上是使用束线B注入的结果；如果是等离子体注入，则显然会出现更多的B表面损失和外扩散。然而在65nm节点，许多DRAM公司会使用WSi
2而非金属W，目前关于B外扩散进入WSi
2的相
关数据还未见报道。
65nm逻辑器件的反形成TOX缩小
从65nm节点开始，SiON栅的等效氧化层厚度（EOT）就停止在1.1nm而不再等比例缩小，但是MOSFET反型时的氧化层等效厚度（Tinv）则不然。通过提高含氮量及多晶硅杂质的激活水平，就能够实现Tinv的连续减小。多晶硅杂质激活水平的提高可以通过高温、毫秒激光或闪光/快速热退火（RTA）来实现，从而将Tinv减小0.1-0.2nm；但是杂质扩散通过多晶硅栅电极材料却需用尖峰脉冲RTA（spike/RTA）或浸泡RTA（soak/RTA）。RTA后，p+多晶硅薄层电阻（Rs）从425Ω/sq降到155 Ω/sq，n+多晶硅电阻从125Ω/sq降到100Ω/sq。然而Chen指出，如果用SIMS来分析spike/RTA样品和经spike+激光处理的样品，它们掺杂深度分布的SIMS结果无法看出区别，所以SRP技术也许是探究杂质浓度分布变化的更佳选择。
因此，在65nm节点，需要将闪光或激光退火整合到spike/RTA之后。如果spike/RTA温度一直维持在1050℃以上，这只会使p型源/漏扩展区（SDE）的激活水平从6-7×1019/cm3提高不到5%；然而如果不用spike/RTA，就可以达到2×1020/cm3。若spike/RTA温度降低为950 -1000℃，附加的闪光或激光退火将会使p型SDE的激活水平从5×1019/cm3提高到9×1019/cm3，增大了约100%。Intel的结果与此类似，他们用磷来做n型SDE，经过spike/RTA后的激活水平是6×1020/cm3,使用spike/RTA+激光后变为1×1021/cm3，而仅用激光则可达1.8×1021/cm3.
45nm逻辑器件的金属栅
在45nm节点，只有NEC会在低静态功耗（LSTP）器件中使用中等k值的铪基氧化物和多晶硅；而其他大多数公司仍将使用SiON，只是含氮量更高，但是很可能会从多晶硅转向完全硅化物（FUSI）金属栅电极或金属/多晶硅堆叠的栅电极（图1）。根据金属/多晶硅堆叠中多晶硅厚度的不同，需要进行不同程度的杂质扩散，这要求在栅多晶硅预掺杂与退火步骤中进行低温spike或soak退火。而可能用于32nm逻辑器件的全金属栅电极则不再需要进行多晶硅掺杂。
65 nm的超浅结与HALO工程
在65nm节点，用中电流离子注入机来进行超浅结（USJ）和HALO掺杂不会有什么大的问题。然而，当用高电流系统来进行结深在20-30nm范围内的掺杂时，情况就会完全不同。
65nm高电流离子注入
对于65nm节点，随着全球fab突然从批处理离子注入机转向单晶圆高电流离子注入机，出现很多与离子注入相关的DFM问题。当栅长小于90nm后，就会发生粒子与多晶硅栅结构的弹道碰撞，因此批处理离子注入机的旋转圆盘成为器件成品率的杀手。批处理离子注入机的圆锥角效应也被视为Vt变化的根源之一，这种效应是由晶圆内从左到右不对称的SDE注入造成的，尤其是对于NMOS器件。故而，在65nm节点，业界从批处理大举转向单晶圆高电流离子注入。
RTA设计
基于灯照的spike/RTA对图形的敏感性会使器件Vt发生变化，这是由于芯片内部图形密度的变化会引起局部的灯照加热效应，进而形成更深的结。因为这个效应，在65nm节点，当栅长尺寸缩小到40nm以下时，使用辐射系统造成的ΔVt变化量比传导加热系统要大两倍。降低这个效应的方法有两种：非常慢的加热速率，或通过使用热墙退火设备来将加热方式变为传导加热。Mattson公司