随着器件尺寸的缩小，离子注入和退火等制程的可变性开始引起器件阈值电压的显著变化。对此，器件制造商有两个选择：要么围绕可变性来设计制程，要么改变制程设备。本文将探讨在65至32 nm节点下DRAM与逻辑器件的各种可选择方案。
要想在65nm及以下节点获得高的成品率，
可制造性设计（DFM）和降低器件的参数变动是关键。改变设备来满足这种需求的实例包括：高电流离子注入机从批处理转换到串行（单晶圆），快速热处理制程从热辐射转换到传导等。在45nm则必须进一步转换到等扫描中电流离子注入机和毫秒级退火。而到了32nm，提升的源/漏（S/D）掺杂可能受残留的离子剂量所限制。
Thomas Skotnicki（STMicroelectronics公司）在2006年9月的一个专题演讲中指出，如果保持NMOS沟道的掺杂浓度为10
19/cm
3不变，那么对于32nm节点，栅长（L
g）为16nm，栅的下方只有3.5个硼（B）原子；当L
g为12nm时仅需2.6个B原子；而对于8nm的L
g，1.7个B原子足矣。如此一来，即便只是缺了一个B掺杂原子，都会显著地改变器件的阈值电压（V
t）。Glasgo
w大学的Asen Asenov教授最近指出，多晶硅栅晶粒尺寸的变化也会显著地改变器件的V
t，尤其是当栅长小于30nm时。
还是在2006年9月，Intel的Sunit Rikhi将DFM定义为对可变性的控制。同月，IBM的Tze-Chiang Chen指出，减少
制程可变性是扩展硅CMOS技术的一项关键挑战，不但涉及到芯片/晶圆/lot的均匀性的变化（平均偏差），还包括（系统性的与随机性的）区域变化和（系统性的与随机性的）局部变化。他认为下列制程可变性会引起超过0.1V的阈值电压偏移：
● 制程的邻近效应
● 版图的负载效应
● 栅的线边缘粗糙
● 注入杂质离子的移位
● RTA引入的热致变动
关键在于表征、减小并调节这些效应。
65 nm DRAM的栅掺杂
65nm节点DRAM p+双重多晶硅栅掺杂的引入，实现了新型高剂量B离子注入技术，其能量范围为1-4KeV，掺杂剂量高达1017/cm2。原位磷掺杂的n+无定型多晶硅淀积已被用于DRAM多晶硅栅电极，但对双重栅（n+和p+），PMOS的p+电极是通过用掺杂类型相反的B来补偿磷掺杂的n+区域而形成的。这种B离子注入的剂量比起用在逻辑器件中的p+多晶硅掺杂要高得多（1016-1017/cm2对mid-1015/cm2）。由于传统的束线离子注入机和B离子注入能量在1-4KeV范围内，如此高的剂量将不得不进行减速模式注入以满足生产的需要。
然而，栅沟道掺杂水平对任何B杂质原子的穿透都敏感，因此也对能量污染敏感。随着DRAM公司开发p+多晶硅制程，他们很快就发现，为保证产品B束线注入的生产率必须要求很高的减速率；但是源于B穿透的器件退化使其变得不可行；那么就只剩下两种替代选择：使用B18H22等分子掺杂剂的等离子体或束线注入。
因此，众多DRAM公司像Micron、Hynix和 Qimonda，都在使用B18H22束线和B2H6等离子体注入来获得高产量的p+多晶硅掺杂，相关结果最近已见报道。Micron把4.5 keV/6×1015/cm2剂量的B束线与6 keV/1×1016/cm2剂量的B2H6等离子体掺杂作了比较。等离子体剂量几乎是束线剂量的两倍，因为在等离子体注入（4×1015/cm2）完成后被保留下来的剂量仅有40%。等离子体注入的特征是形成独特的楔形杂质深度分布，即杂质原子堆积在表面；而束线注入则形成倒退的表面杂质分布。由于这种区别，在退火后通过二次离子质谱仪（SIMS）分析发现：束线扩散的B杂质分布水平在多晶硅/氧化物界面附近的浓度大于2.5×1020/cm3，与此相比，等离子体却小于1×1020/cm3。扩展电阻分布（SRP）结果也表明，束线电学B杂质水平大于2×1020/cm3，而等离子体的杂质水平则小于8×1019/cm3。
Hynix也认为，使用等离子体掺杂，B杂质原子堆积在晶圆表面，而光刻胶的剥离与清洗过程会去除约4 nm厚的表层硅，所以在这个过程中会损失高达70%的等离子体B剂量。而使用束线注入，B离子的位置更深且在表面附近倒退分布，所以光刻胶的剥离与清洗只会导致10%的B掺杂剂量损失。所以他们的结论是，要达到相同的多晶硅耗尽率，等离子体掺杂制程需要的B剂量（4.5×1016/cm2）是束线离子注入（1.5× 1016/cm2）的三倍。
还有些文章介绍了一种新开发制程的结果，可以在单体B原子中选择混杂一定比例的B18H22作为束线注入，以进行p+多晶硅DRAM双重栅的掺杂。Qimonda的DR