摘要：在简要回顾了现行的3-D互连技术流程之后，本文主要探讨了使用对准晶圆键合技术的晶圆级3-D集成问题。讨论的重点集中在晶圆粘结键合技术以及目前该项技术已经取得的成果上。
当前IC产业继续按照摩尔定律发展所面临的最大挑战之一就是互连问题。在量产的集成电子产品中，使用了铜/低k互连技术的平面CMOS IC工艺继续缩小尺寸。但当特征尺寸缩小到45 nm技术节点以下时，预计其成本将非常高而且工艺操作非常困难。即便采用最新的单芯片和多芯片一级封装技术，IC的性能仍将受到限制并且会增加产品的成本。［1-3］
互连技术的主要问题来自于系统的全局互连（例如，时钟信号的分配）。［4］ 将不同的功能模块，例如逻辑电路和存储器电路或者逻辑电路和传感器元件，利用穿透晶圆的互连叠层集成在一起，将互连长度从毫米量级减至微米量级，则可以显著地改善由互连引起的信号延迟。
对准晶圆键合技术是一种晶圆到晶圆的3-D互连技术。晶圆首先被面对面或者背对背对准并键合在一起，之后进行减薄和制作互连，最后施加其他叠层工艺或者将晶圆划开（图 1）。晶圆键合及晶圆与晶圆对准的工艺已经在MEMS制作中比较成熟，但要与CM
OS IC制作的后道工艺兼容还需要对工艺和设备进行一些调整，比如制作3-D IC所需要的微米尺寸的互连。
可以减小互连延迟和减小互连寄生效应从而提高性能外，晶圆级的3-D集成还可以降低工艺的复杂性。例如当今的高性能微处理器都需要存储量越来越大的片上存储器。通过对准晶圆键合技术实现的3-D集成可以让处理器制造商在其他晶圆上完成并优化存储器的制作（比如说，为了制作存储器电路，晶圆只需经过标准的掩膜板级别的工艺即可）。这种划分使得制造过程可以在高成品率下实现低成本。而那些特殊的子系统，例如ASIC和MEMS器件则可以通过差别很大，甚至无法兼容的工艺实现。对准晶圆键合技术使得不同种类的功能模块可以叠层集成在一起，例如将逻辑电路同存储器电路、混合信号电路，或者无线收发器集成在一起。类似地，还可以利用这项技术将不同种类的材料集成在一起，例如硅与化合物半导体的集成。这一切使得集成了复杂传感元件、信号处理电路、逻辑功能电路、带有程序的存储器电路、电压参考值和输出端的新型器件将成为可能。由于使用了3-D 集成技术，可以得到较宽的数据通路，因此允许数据进行并行处理（例如图像传感器）。如果对使用的模块进行标准化，比如分为处理器单元、存储器单元、I/O端口单元、传感器阵列单元等等，那么将这些标准化模块组合到一起就可以成为集成度很高的新产品，这样可以以相对低的成本实现极短的产品到市场的时间。[5]
3-D集成技术的比较
由于减少了IC的引脚数，以及降低了键合丝带来的高电感（电感是芯片边缘到PCB之间的引线丝造成的，并且会影响芯片的性能）和对I/O密度的限制，3-D芯片封装（或系统级封装，SiP）越来越多地应用于移动电话之类的便携式电子产品中。我们主要侧重于微米级、低寄生效应、高密度的垂直互连技术，并且对芯片到芯片（芯片级）、芯片到晶圆和晶圆到晶圆（晶圆级）的互连方法作一些比较。芯片到芯片的方法需要在垂直互连之前可以实现精确对准的芯片自动取放设备，并且需要键合工艺提供足够的键合强度（临界粘结能量）和接触电阻足够低的导电通路。这种方法一个突出优点是可以利用已知良芯片（KGD），但低的出货率和不同尺寸芯片之间高精度的对准要求限制了其应用范围。除此之外，由于裸芯片的厚度通常大于20mm，为了实现互连的微米尺度，还需要制作高宽比（HAR）很高的通孔。这个方法虽然充分利用了穿透芯片互连技术的优点，但HAR通孔对设备的要求很高以及成品率的问题使得芯片到晶圆和晶圆到晶圆的方法更具优势。这种现象在垂直叠层的芯片数达到三个或更多后变得尤为突出。芯片到晶圆的方法使用芯片取放设备将芯片集成到作为基板的一级晶圆上。这种组装工艺可以在二三级的集成中利用KGD，因而只有一级基板晶圆的成品率是比较关键的问题。更重要的是，芯片尺寸可以更小，而且可以制作小批量的专用IC。芯片到晶圆的方法是一种可行的集成方案，并且可以迅速应用到成品中。[6]
晶圆到晶圆的方法为大批量的3-D集成产品提供了最低成本的制造方案。然而这种集成方法必须考虑芯片的成品率，并且需要被集成的芯片尺寸相同以及晶圆级键合和减薄的工艺兼容性。芯片成品率问题和3-D集成固有的散热问题将在下文中详细论述，并且都可以通过适当的设计和划分得到解决。
对准晶圆键合过程
晶圆级3-D集成过程中需要同后道工艺兼容的关键工艺包括：
● 整片晶圆的精确对准 （精度≤1mm）。
● 低温（≤400℃）的粘结性键合方法。
● 精确的减薄和顶层晶圆的整平工艺（~1mm后）。
● 高高宽比（>;5:1）的晶圆